Haskellの Parsec使って Verilogパーサを書こうかと

今年の 3月頃に、yacc/lexで Verilogパーサを書き始めていたのだけど...
Verilogパーサ - kei-os2007 against the machine!!

書きかけのコードを入れていた PowerBook G4を失ってしまい、それっきりになっていた＞＜
大敗 - kei-os2007 against the machine!!

で、ちょっとシゴトの区切りがついたのもあって
ここいらで、再度、Verilog RTLパーサ書きに取り組んでみよう、と思った次第。
パース対象は IEEE 1364-1995。

だけど、いきなり全構文をパースするつもりはなくて
組み合わせ回路と順序回路を抽出したり、モジュール間の接続情報を抽出したり
まずはその辺りをしっかりやってみようかな、と思っている。
あと今回は（というか前回がへし折られてるのだけど）yacc/lexではなくて、Haskellの Parsecを使おうかな、と。

今年の自分のブログエントリーを繋いでみたら
やっぱりここで Haskellで Verilogパーサを書く以外にない流れだな、と思う。
コンパイラ、Virtual/Real Machine のつながり。

yacc/lex - kei-os2007 against the machine!!
My言語 - kei-os2007 against the machine!!
新宿のジュンク堂にいってみた - kei-os2007 against the machine!!
petit VM - kei-os2007 against the machine!!
明日は VimMいってきまーす - kei-os2007 against the machine!!
Haskellことはじめ - kei-os2007 against the machine!!

今回は、書いたコードは、はてダにも書くかもしれないけど
きちんと githubに公開すること。
ダークサイドに落ちないこと。