ランダムテストのニーズ

Rubyコミュニティーの Random Testingへの無関心さ(なのかな？)に
ご立腹な感じのブログがあったので
Random Testingの需要ありまっせ、なエントリーを書いておこう。
http://madscientist.jp/~ikegami/diary/20080314.html

ASIC設計とかハードウェアの論理設計
(ハードウェア記述言語)の世界は
Random Testingの需要、死ぬほどあるｗｗ。
ハードウェアシミュレーションの検証ってべらぼうに時間がかかって
数百万、数千万ゲート規模の回路には
途方に暮れるような時間を費やさざるを得ない。
でもって、コーナーケースも凄まじくて
ちまちまテストパターンを生成してる場合じゃない。
とゆーわけで、Random Testingの需要はすさまじい。

論理設計用のハードウェア記述言語 Verilog-HDLに
検証言語を取り入れて拡張した System Verilogという言語で
ランダムパターンを生成できる。
まだ枯れてはないけど、なかなか、熟してきていて食べ頃な言語。
(検証言語には e言語、というのもあるけど、脱線するので略)

System Verilogのランダム生成記述を生成する
メタプログラミングがあってもいいな、と思ったりする。
このあたりを LLでやれれば面白いんじゃないか？と思った。
EDAベンダーって、あんまり LLな感じじゃないよね。
なぜかいつまで経っても Tclなんだよな、と思うけど。不思議。