前回の実装では、Verilogソースファイルをいきなりパースしていて いわゆる字句解析フェーズが抜けています。 そのため、Verilogをパースする処理のなかで ちまちまと空白文字を読み飛ばす羽目になっていて、冗長なソースになっています>< 短い構文だと、…
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